マイクロンとケイデンスがddr5ステータスを更新、ddr4より36％高いパフォーマンス

今年の初めに、 ケイデンスとマイクロンは次世代DDR5メモリの最初の公開デモを行いました。 今月初めのTSMCイベントで、両社は新しいメモリ技術の開発に関する最新情報を提供しました。

MicronとCadenceがDDR5メモリの進歩について語る

DDR5 SDRAMの主な機能は、チップの容量であり、高性能と低消費電力だけではありません 。 DDR5は、 I / Oレートを4, 266 MT / sから6, 400 MT / sに増加させることが期待されており、電源電圧降下は1.1 V、許容ジッター範囲は3％です。 また、モジュールごとに2つの独立した32/40ビットチャネル（ECCなしまたはECCあり）を使用することも想定されています。 さらに、 DDR5では、 コマンドバスの効率が向上し、アップグレードスキームが向上し、パフォーマンスを向上させるためにバンクのプールが大きくなります 。 ケイデンスはさらに、DDR5の拡張機能により、3200 MT /秒でもDDR4と比較して36％高い実世界の帯域幅を実現し 、4800 MT /秒になると実際の帯域幅は87％高くなると述べています。 DDR4-3200と比較。 DDR5のもう1つの最も重要な特性は、16 Gbを超えるモノリシックチップの密度です。

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主要なDRAMメーカーは、16Gb容量のモノリシックDDR4チップをすでに持っていますが、これらのデバイスは物理法則により極端なクロックを提供できません。 したがって、Micronのような企業は、DDR5時代の高いDRAM密度とパフォーマンスを統合するために、やらなければならないことがたくさんあります。 特に、 DRAMに使用されている製造技術が10〜12 nmに達すると 、 Micronは可変リテンションタイムやその他の原子レベルの発生に関心を持ちます 。 簡単に言うと、DDR5規格は密度と結婚式のパフォーマンスに対応していますが、DRAMメーカーが行うべき多くの魔法があります。

Micronは、2019年末までに「サブ18 nm」の製造プロセスを使用して16 Gbチップの生産を開始する予定ですが 、これは、このメモリを備えた実際のアプリケーションが来年末までに利用可能になることを必ずしも意味しません。 ケイデンスは、TSMCのN7（7nm DUV）およびN7 +（7nm DUV + EUV）プロセステクノロジーを使用して、DDR5 IP（コントローラー+ PHY）をすでに実装しています。

DDR5の主な利点を考慮すると、サーバーが新しいタイプのDRAMを使用する最初のアプリケーションになるとCadenceが予測するのは当然のことです。 ケイデンスは、N7 +プロセスを使用する顧客のSoCがそれをサポートすると信じています。これは、本質的にチップが2020年に市場に出回ることを意味します。

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