Tsmcは5nm finfetでの製造プロセスについて語ります

TSMCの新しい7 nm FinFET（CLN7FF）製造プロセスは量産段階に入ったため、ファウンドリはすでに5 nmプロセスロードマップを計画しており、2020年中に準備が整うと期待しています。

TSMCがEUVテクノロジーに基づく5nmプロセスの改善について語る

5 nm は、 Extreme UltraViolet（ EUV）リソグラフィーを使用する2番目のTSMC製造プロセスとなり、 16 nmに比べて面積が70％削減され 、 トランジスタ密度の大幅な増加を可能にします 。 EUVテクノロジを使用する同社の最初のノードは7nm +（CLN7FF +）になりますが、EUVは最初の展開での複雑さを軽減するために控えめに使用されます。

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これは、将来の5nmプロセスでEUVを大幅に使用するための学習フェーズとして機能し、同じパフォーマンスで消費電力を20％削減するか、15％のパフォーマンス向上を実現します7nmと比較して、同じエネルギー消費で 。 5nmで大幅な改善が見られる場合、45％の面積が削減されます。これにより、同じ面積のユニットに7nmよりも80％多くのトランジスタを配置でき、サイズが非常に複雑なチップを作成できるようになります。はるかに小さい。

TSMCはまた、アーキテクトがより高いクロック速度を達成できるように支援したいと考えています。このため、 新しい「非常に低いしきい値電圧」（ELTV）モードにより、チップ周波数を最大25％増加させることができます。このテクノロジーや、適用できるチップの種類については詳しく説明していません。

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